پیشرفت بزرگ Naura می‌تواند راه CXMT برای ساخت تراشه‌های 3D DRAM بدون EUV را هموار کند

شرکت چینی Naura Technology Group که یکی از تأمین‌کنندگان اصلی تجهیزات تولید تراشه در چین محسوب می‌شود، مدعی شده است که به یک فرایند دو مرحله‌ای برای اچینگ (Etching) مورد استفاده در ساخت تراشه‌های 3D DRAM دست پیدا کرده است. تراشه‌های 3D DRAM نسل بعدی فناوری حافظه DRAM محسوب می‌شوند و هدف آن‌ها غلبه بر محدودیت‌های تراشه‌های فعلی در زمینه تراکم سلول‌های حافظه است.

مقاله‌ای که Naura در مجله IEEE منتشر کرده، پیشرفت این شرکت در زمینه اچینگ یکنواخت در سراسر ۶۴ لایه از یک ساختار 3D DRAM را توضیح می‌دهد. این فناوری می‌تواند تمرکز فرایند ساخت تراشه را از محدودیت‌های افقی به سمت تولید عمودی تغییر دهد؛ محدودیت‌هایی که در لیتوگرافی بدون EUV با آن‌ها مواجه هستیم.

با ادامه تحریم‌های غرب و محدود شدن فروش دستگاه‌های پیشرفته EUV برای تولید تراشه به چین، طراحان تراشه این کشور بیش از پیش روی جنبه عمودی ساخت و طراحی نیمه‌رساناها تمرکز کرده‌اند. یکی از مهم‌ترین مزایای لیتوگرافی EUV این است که به تولیدکنندگان و طراحان اجازه می‌دهد مسیرها و الگوهای مداری ظریف‌تری را روی سطح سیلیکون ایجاد کنند؛ مسیرهایی که عمدتاً به‌صورت افقی روی تراشه گسترش پیدا می‌کنند.

اوایل امسال، شرکت هواوی با معرفی فناوری جدیدی برای طراحی تراشه با نام Tau Scaling توجه زیادی را به خود جلب کرد. در مرکز این رویکرد، معماری LogicFolding هواوی قرار دارد که مدارهای منطقی را به‌صورت عمودی تا کرده و روی یکدیگر قرار می‌دهد تا مقاومت کاهش پیدا کند، ارتباطات بهبود یابد و حتی تا سال ۲۰۳۱ تراکم عملکرد و ترانزیستورهایی معادل تراشه‌های استاندارد ۱.۴ نانومتری حاصل شود.

با استفاده از این روش، به‌جای افزایش تراکم ترانزیستورها از طریق کوچک‌تر کردن ابعاد مدارها با کمک EUV، تمرکز روی چینش عمودی و لایه‌لایه مدارها قرار می‌گیرد.

Naura مدعی شد فرایند اچ دومرحله‌ای می‌تواند یکنواختی و گزینش‌پذیری را بهبود دهد

تحقیقات منتشرشده توسط شرکت چینی Naura Technology نشان می‌دهد که این کشور ممکن است رویکرد مشابهی را در زمینه ساخت تراشه‌های حافظه دنبال کند. Naura در این تحقیق روشی برای اچ‌کردن یکنواخت ساختار 3D DRAM با ۶۴ لایه را توضیح داده که از لایه‌های سیلیکون (Si) و سیلیکون-ژرمانیوم (SiGe) تشکیل شده است.

در طراحی 3D DRAM، این دو ماده به‌صورت یکی در میان روی یکدیگر قرار می‌گیرند. سپس لایه‌های SiGe حذف می‌شوند تا در فضای ایجادشده بین لایه‌های سیلیکون، خطوط کلمه (Word Lines)، خطوط بیت (Bit Lines) و گیت‌ها در ساختاری که Channel Floor نام دارد، قرار بگیرند.

فرایند حذف لایه‌های SiGe، اچینگ نام دارد و Naura در مقاله تحقیقاتی خود مدعی شده است که توانسته بر محدودیت‌های سنتی این فرایند غلبه کند.

این محدودیت‌ها شامل آسیب دیدن لایه‌های سیلیکون مجاور بر اثر واکنش مواد شیمیایی اچینگ، تجمع محصولات جانبی فرایند در قسمت پایینی ساختار و همچنین ناتوانی مواد شیمیایی در رسیدن مناسب به لایه‌های پایینی است.

غلبه بر این مشکلات می‌تواند به CXMT اجازه دهد توسعه تراشه‌های 3D DRAM و فناوری ساخت عمودی را پیش ببرد و از این طریق بر محدودیت تراکم افقی ترانزیستورها که تجهیزات DUV ایجاد می‌کنند، غلبه کند.

مشکلات اشاره‌شده در این فرایند با دو اصطلاح گزینش‌پذیری پایین (Low Selectivity) در ارتباط با آسیب به لایه سیلیکون و Micro-loading در ارتباط با تجمع آلودگی در قسمت پایینی ساختار توصیف می‌شوند. برطرف کردن این مشکلات، یکنواختی عمق فرایند یا اندازه شکاف ایجادشده میان لایه‌های سیلیکونی را بهبود می‌دهد.

Naura برای فرایند اچ‌کردن از یک روش دو مرحله‌ای استفاده می‌کند. در مرحله اول، رادیکال‌های فلورین خنثی از نظر الکتریکی روی لایه‌های SiGe اعمال می‌شوند. این کار باعث می‌شود مواد اچینگ تنها لایه‌های SiGe را هدف قرار دهند و در نتیجه یک لایه محافظ ظریف از فلوراید ژرمانیوم روی لایه سیلیکون شکل بگیرد.

در مرحله دوم، محصولات جانبی شیمیایی با استفاده از یک فرایند پاک‌سازی مبتنی بر پلاسما خارج می‌شوند. این مرحله به حذف مشکل Micro-loading از فرایند کمک می‌کند.

به گفته این شرکت، این فرایند می‌تواند نسبت گزینش‌پذیری اچ سیلیکون به سیلیکون-ژرمانیوم را به بیش از ۵۰۰ به ۱ برساند. این نسبت نشان می‌دهد که لایه‌های SiGe بیش از ۵۰۰ برابر سریع‌تر از لایه‌های سیلیکون اچ می‌شوند؛ این محاسبه برای ساختاری انجام شده که ضخامت لایه قرارگرفته بین دو لایه سیلیکون در آن ۲۰۰ نانومتر است.

به گفته Naura، این میزان گزینش‌پذیری با کاهش ضخامت کمتر از ۱۰ آنگستروم در لایه سیلیکون همراه است.

در نهایت، Naura مدعی شده است که یکنواختی ساختاری این فرایند به بیش از ۹۵ درصد می‌رسد. این رقم به این معناست که اگر ضخامت لایه بالایی ۲۰۰ نانومتر باشد، ضخامت لایه پایینی دست‌کم ۱۹۰ نانومتر خواهد بود؛ آن هم در سراسر ۶۴ جفت لایه.