TSMC با فناوری CoPoS هزینه تولید تراشه را ۳۰ درصد کاهش می‌دهد

شرکت TSMC با جدیت درحال توسعه فناوری بسته‌بندی CoPoS (تراشه روی پنل روی زیرلایه) است تا آن را جایگزین CoWoS کند و پاسخگوی تقاضای روزافزون برای قدرت محاسباتی باشد. در این میان، زیرلایه‌های هسته شیشه‌ای نقشی محوری ایفا می‌کنند.

با رشد بی‌وقفه تقاضا در حوزه‌های هوش مصنوعی و پردازش‌های سنگین، نیاز به فناوری‌های بسته‌بندی نسل بعدی بیش از هر زمان دیگری احساس می‌شود. شرکت‌های اینتل و TSMC در این زمینه رقابتی جدی را آغاز کرده‌اند و به نظر می‌رسد زیرلایه‌های هسته شیشه‌ای (Glass Core Substrates) بخش مهمی از آینده هر دو شرکت خواهند بود.

بر اساس گزارش اخیر نشریه Commercial Times تایوان، TSMC درحال گذار از فناوری CoWoS (تراشه روی ویفر روی زیرلایه) به سمت CoPoS است و برای رسیدن به این هدف، زیرلایه‌های شیشه‌ای نقشی حیاتی دارند. به همین دلیل، این غول نیمه‌هادی تایوانی به جدول زمانی توسعه و تولید انبوه این فناوری سرعت بخشیده است. در این گزارش آمده:

«TSMC با جدیت به دنبال توسعه CoPoS و تسریع در ساخت اکوسیستم آن است. برای عبور از محدودیت‌های فیزیکی موجود در CoWoS، توانایی زیرلایه‌های شیشه‌ای در افزایش راندمان تولید انبوه یک عامل تعیین‌کننده است. تولیدکنندگان تایوانی فعالانه درحال توسعه فناوری‌های کلیدی برای زیرلایه‌های شیشه‌ای و تجهیزات فرآیند CoPoS هستند تا در زمینه بسته‌بندی پیشرفته برای تراشه‌های هوش مصنوعی پیشرو باشند.»

برتری CoPoS نسبت به CoWoS کاملاً مشخص است. حرکت به سمت ویفرهای مربعی/مستطیلی بزرگ‌تر باعث می‌شود تعداد بیشتری تراشه و ماژول حافظه روی آن‌ها جای گیرد، درحالی‌که طراحی دایره‌ای شکل ویفرهای CoWoS بهره‌وری کمتری دارد.

یک ویفر استاندارد CoWoS حدود ۳۰۰ میلی‌متر قطر دارد، اما ابعاد پنل‌های CoPoS می‌تواند به ۷۵۰x۶۲۰ میلی‌متر نیز برسد. این موضوع نه تنها امکان ساخت تراشه‌های محاسباتی بزرگ‌تر را فراهم می‌کند، بلکه حجم تولید را نیز افزایش می‌دهد و هزینه‌ها را به ازای هر واحد سطح ۲۰ تا ۳۰ درصد کاهش می‌دهد.

این فناوری بسته‌بندی در سطح پنل (Panel-Level Packaging)، همراه با راه‌حل‌های پیشرفته، امکان تولید بسته‌های تراشه چندهسته‌ای عظیم را ممکن می‌سازد. از نظر هزینه نیز، جایگزینی سیلیکون با شیشه، تولید انبوه و مقرون‌به‌صرفه را تضمین می‌کند. اولین خط تولید آزمایشی CoPoS قبلاً راه‌اندازی شده و کارشناسان تایوانی معتقدند که CoPoS با زیرلایه‌های شیشه‌ای برای پرکردن شکاف عرضه و تقاضا در تراشه‌های رده‌بالای نسل آینده حیاتی است.

TSMC قصد دارد تولید انبوه ویفرهای CoPoS را در سال‌های آینده میلادی آغاز کند؛ تولید آزمایشی برای سال ۲۰۲۷ و تولید انبوه برای سال ۲۰۲۸ برنامه‌ریزی شده است. جدول زمانی برای CoPoS با زیرلایه‌های شیشه‌ای به بعد از سال ۲۰۳۰ موکول شده و انتظار می‌رود کارخانه TSMC در آریزونا بین سال‌های ۲۰۲۹ تا ۲۰۳۰ نقش مهمی در تولید آن ایفا کند.

در همین حال، TSMC قصد دارد از فناوری زیرلایه شیشه‌ای برای CoWoS نیز استفاده کند که درحال‌حاضر در مرحله توسعه قرار دارد و مزایایی مانند هزینه کمتر و بهره‌وری بالاتر از تراشه را به همراه خواهد داشت. TSMC برای توسعه این فناوری با شرکت‌های Ibiden و Innolux همکاری می‌کند که شامل یک طراحی سه‌لایه با هسته شیشه‌ای در میان دو لایه ABF خواهد بود. کامرشال تایمز نوشته است:

«CoPoS از بسته‌بندی در سطح پنل استفاده می‌کند که شکل دایره‌ای را به مربع تبدیل کرده و می‌تواند نرخ بهره‌وری مواد ویفر ۱۲ اینچی را از کمتر از ۷۰ درصد به بیش از ۹۰ درصد افزایش دهد. این امر مشکل هدررفت هندسی و افزایش سرسام‌آور هزینه‌ها در تراشه‌های هوش مصنوعی فوق‌بزرگ را پس از سال ۲۰۲۸ حل خواهد کرد.»

این جدول زمانی با آنچه اینتل و شرکایش اعلام کرده‌اند، هماهنگ است. اینتل نیز قصد دارد از مرکز خود در ریو رانچو برای تولید این فناوری‌های بسته‌بندی استفاده کند. به این ترتیب، TSMC و اینتل دو بازیگر اصلی در زمینه زیرلایه‌های هسته شیشه‌ای خواهند بود.

گزارش‌ها حاکی از آن است که AMD یکی از مشتریان اصلی فناوری FOPLP (بسته‌بندی پنلی Fan-Out) و فرآیند ساخت ۱.۴ نانومتری TSMC برای پردازنده‌های سری Zen 7 خود خواهد بود. استفاده از FOPLP و CoPoS فراتر از کاربردهای مصرف‌کننده رفته و نقش بزرگ‌تری در بازارهای هوش مصنوعی و مراکز داده ایفا خواهد کرد.